结构要素图（Outline Drawing / Mechanical Drawing）是定义PCB物理边界和关键约束的核心文件。它通常包含以下对电路板设计的强制性要求：
孔周围的禁布区（Keepout）要求（如螺丝头部占用空间、垫圈范围、防短路区域）。
约束：确保连接器能准确穿过外壳开孔，插拔操作空间充足、顺畅，线缆走线方向合理（避免弯折过度、与结构件摩擦）。影响板边布局。
明确PCB上方和下方不一样的区域的最高允许器件高度（如：PCB正面TOP高度限制，PCB背面BOTTOM高度限制）。
特别关注靠近外壳壁、散热器、内部支架、活动部件（如风扇、按键、转轴）区域的限高。
约束：所有器件（包括插座、电容、电感、散热片、IC等）在指定区域的实际高度（含引脚/焊点）必须小于该区域的限高，否则会导致装配干涉、挤压甚至损坏。
约束：散热器位置和高度需精确匹配结构要求，其周边需预留足够空间保证散热效率，不能与其他元件或结构件冲突。
如果存在子板（扣板）或功能模块（如WiFi模组），需明确其安装的地方、方向、固定方式。
主板上相应区域必须避让子板的连接器、固定件、元件，预留足够空间，确保无物理干涉，子板能顺利安装和拆卸。
约束：PCB边缘、板面元件（特别是高的、尖锐的元件）必须与这些结构件保持安全距离，防止短路、摩擦、挤压。
PCB上对应的微动开关、拨动开关、LED指示灯、显示屏模块必须精确对齐开孔中心，确保操作有效和视觉可达。
相关元件（如跳线、测试点、易损件）周围不宜放置过高过密的元件，保证可制造性和可维修性。
热设计是确保电子设备可靠性的关键环节，对PCB布局布线提出了一系列硬性约束。主要包含以下几个方面：
所有功率器件/模块：一定要进行热仿真和实测评估，确保在实际在做的工作条件下（而非理想条件），其结温（Tj）和外壳温度（Tc）等关键参数严控在器件规格书和系统模块设计要求的安全范围内。关注对象：
风速与风量 (强制风冷)：在关键位置（如散热器入口/出口）的实测或可靠预估的风速/风量数据。考虑系统阻抗导致的局部风速差异。
使用准确、完整的器件热模型（JEDEC JC/JB/JA 或供应商提供的详细模型）。
包含芯片到封装外壳（Θjc）、外壳到散热器（Θcs）、散热器热阻（Θsa）等关键路径。
对于电源转换模块 (如DCDC)，输入功耗 = (输出功率 / 转换效率)。发热功率 = 输入功耗 - 输出功率 = 输出功率 * (1/效率 - 1)。一定要使用计算的发热功率进行热仿真。
导热路径：为高功率器件提供低热阻的散热路径到散热器或外壳。考虑使用热过孔阵列（连接表层铜到内层或底层铜）、局部加厚铜箔、金属嵌块等。
保证散热器底部与器件外壳或PCB焊盘（对于底部散热器件）的良好接触（平面度、平整度），使用合适导热界面材料（TIM）。
布局时考虑散热器翅片方向与风向的关系（优先平行），避免布局元件阻挡关键进风口、出风口和风道空间。
关键区域：最可能达到高温限值的关键功率器件附近、热敏感器件需要监控的区域、系统预估的最高温度点。
传感器物理位置应尽量靠近被测对象的热点（遵循器件规格书的推荐放置位置），并考虑热传导路径。
电解电容、晶体/晶振、精密基准源、特定传感器（如某些光传感器）、低功耗IC等热敏感器件，必须远离主要热源（散热器、功率管、变压器、电源模块）。
禁止置于热源下风处：尤其不能放置在主要散热器的出风下游区域，该区域空气温度最高。
禁止风道热串联：绝对避免将高功率器件沿风道方向前后紧邻放置（特别是在上游位置）。上游器件的废热会加热流经其散热器的空气，明显提升下游器件的环境和温度（Ta），使其散热条件急剧恶化，极易超温。
优化原则：高功率器件应优先放置在散热条件最好的位置（如靠近进风口、风扇正下方）。若必须在风道中串联，应确保有足够间距或采取隔离措施。
避免将多个高功率器件集中堆叠在小区域内，防止形成局部热点和热量累积。尽可能均匀分布。
高功率密度区域在大多数情况下要选择更高导热系数（如高TC、金属基板IMS）的板材。
在散热路径上（如连接热过孔的铺铜区域）在大多数情况下要使用较厚的铜箔（如2oz，3oz）。
数量、孔径、阻焊设计、填孔工艺（导热膏/铜）对热阻有显著影响，需按需设计。
电源专题，需要分析电源需求，每种电源的电压范围，电流需求，动态响应，上电时序；时钟专题，针对每个时钟的输入的电平标准，频率，抖动等参数，时钟时序，并按照各种时钟解决方案来优化。每个管脚怎么用，怎么接，对接的管脚的电平是不是满足要求，都需要分析清楚并文档化。例如电源专题：芯片厂家给出的的是一些针对他自己器件的要求，例如图是Intel对其电源上电时序之间的耦合关系的要求和一些先后顺序的描述。
但是我们怎么实现？另外，我们电路板上面还有别的器件，比如网卡、FPGA等等也是复杂的供电方案、也有一定的上下电时序要求。并且这一些器件之间有些电源是相同电压的，为了简化设计，绝大多数情况使用一个电源给所有相同电压的器件进行供电。例如3.3V电源很可能只有一个电源输出，但是要给所有使用了3.3V电压的器件都供电。这样就耦合在一起，并且需要仔细考虑所有用电器件的需求，以及他自身的上电时序要求。
我们会先梳理出所有器件的用电需求，然后再合并共性需求。整理出整个单板的供电需求，以及供电时序的要求，如图所示。
然后再根据这个需求，设计整板的电源方案，选择最合理、可靠性、性价比的电源方案，实现我们的整板电源方案。先形成功能框图，进行评审。
电源需求分析表：列出所有器件的电源需求，包含电压范围、电流需求、动态响应和上电时序等信息。
整板电源方案框图：展示整板的电源架构设计，包括各个电源模块和它们之间的连接关系。
上电时序图：详细说明各个电源模块的上电顺序和时序要求，确保满足所有器件的需求。
电源的输入一般是一种电源，是由背板、适配器、PoE、USB等形式进行直流输入。一般来说，电源的输入比较单一，或者多路输入，但是进行合路设计。
电源的输出，就是上一小节整理的电源用电器件的各种电源种类的整理合并。然后我们根据器件的位置关系，整理出大致的一个器件布局。
当然器件布局的分布跟很多因素相关，此处我们不展开。但是我们在优化走线、散热、结构、干扰等因素之后。我们重点看一看，主芯片的“大电流”电源的位置。
我们首先应该第一先考虑主芯片及配套大功率芯片（例如：DDR）的电源管脚分布。
特别是我们应该根据主芯片的电源分布情况，考虑“关键电源平面”的分配。我们应该考虑各种电源从哪个平面流入CPU。在完成“流入”这个任务的时候，需要尽可能的做到：
所以我们在动手布放“DC/DC”电源的时候，要先考虑电源流向，做好规划。
第二、输入电源给每个DC/DC供电，每个DC/DC的输入电容都往往都会有大功率的电流跳变，需要控制这个电流环的大小。
第三、即使通过空电流环的大小，输入电源与DC/DC之间会仍然会形成跳变的电流环，形成一个感性干扰源。
首先，我们应该找出不同拓扑的高频电流环路。如图所示，虚线的环路便是di/dt变化比较大的电流高频环路，能够正常的看到BUCK电路，电流高频环路存在于输入电容和两个开关管（或者一个开关管和一个二极管）形成的闭合环路，而BOOST电路作为对偶拓扑，电流高频环路存在于输出电容和两个开关管。而SEPIC电路的电流高频环路存在于两个开关管和两个电容形成的环路中，如图所示。
可以看到高频电流环路存在于开关管和连接开关管的电容形成的回路，因为电流变化最剧烈的通常在开关管之间，电流是在两个开关管之间切换，而通常电感由于电流不能突然变化，di/dt受到限制，而不是我们重点考察高频电路环路的部分。
找到高频电流环路后，我们应该抑制该噪声源引起的近场磁场。最有效的方式是减少该环路的面积，通常电流大小需要满足功率输出的要求，不能随意减小。
对于高频电流环路来说，减小环路面积还要格外的注意输入电容的放置，如图所示，将电容放置在芯片背面（减小了和开关管的距离），所测得噪声大小要远小于其他两种方式（电容放在侧面和用较长的引线连接电容）。
随着先进封装的发展，更多的芯片将输入电容集成到芯片中，能更加进一步减小高频环路的面积，以获得更好的EMC特性，如图所示。
分别测试集成电容和未集成电容的两颗芯片A和B，同样的芯片和PCB布局，能够正常的看到CISPR25传导高频部分，集成电容的芯片具有更低的高频噪声，具有较大的优势通过传导测试。
最终我们要求在用电器件的接收端接收到良好质量的电源，我们应该整个电源平面的所有的噪声。对电源的噪声来源：稳压芯片输出的电压不是恒定的，会有一定的纹波；稳压电源无法实时响应负载对于电流需求的快速变化。稳压电源响应的频率一般在200kHz以内，能做正确的响应，超过了这个频率则在电源的输出短引脚处出现电压跌落；负载瞬态电流在电源路径阻抗和地路径阻抗产生压降；外部的干扰。
此处提到“负载瞬态电流”，这样的一个问题不是由电源输出端的电源模块或者电源芯片所产生，而是由用电负载自身的负载变化所产生，这个负载变化又是由于大量数字信号在“跳变”所产生。集成电路是由无数的逻辑门电路组成，基本的输出单元我们大家可以看成是CMOS反相器，如图所示。
当控制信号是一个低电平的时候，上面PMOS打开，此时输出是高电平。打开的瞬间，VCC通过LVCC和R，对芯片B的输入管脚进行充电。当控制信号是一个高电平的时候，下面的NMOS打开，此时输出的是低电平。打开的瞬间，芯片B的输入管脚储存的电量经过NMOS进行放电。在CMOS反相器输出状态发生明显的变化的时候，流过的电流正是变化的电流。于是，在走线、过孔、平面层和封装（键合引线、引脚）等这些具有电感的连接部件上，便会感应出电压。例如标准的GND地电位应该是0V，但是芯片与地之间的链接部件存在电感，就会感应出电压VGND，那么芯片上的“地”电位就被抬高了，高于0V。如图13.2所示，当CMOS输出信号同时从低电平到高电平切换时，VCC上会观测到一个负电压的噪声，同时也会影响到GND，并有可能引起一个振荡。当输出信号从高电平到低电平切换时， GND上会观测到一个正电压的噪声，同时也会影响到VCC,并有可能引起一个振荡。
一个CMOS会造成这样的干扰，如果有很多CMOS同时工作，用电器件对电源平面和GND平面造成的干扰会很严重。这就是随着芯片的管脚慢慢的变多，电流慢慢的变大，集成度慢慢的升高造成的我们不得已很看重电源完整性。
（1）芯片的集成度慢慢的变大，芯片内部晶体管数量也慢慢变得大；晶体管组成内部的门电路 组合逻辑 延迟线 状态机及其它逻辑。
（2）芯片外部电源引脚提供给内部晶体管一个公共的电源节点，当晶体管状态转换时必然引起电源噪声在芯片内部传递。
（3）内部晶体管工作需要内核时钟或是外部时钟同步，但是由于内部延迟及各个晶体管不可能严格同步，造成部分晶体管完成状态转换，另一部分可能处于转换状态，这样一来处于高电平门电路的电源噪声会传到其它门电路的输入部分。
经过上面分析，大家也非常能够理解，为何需要将去耦电容靠近用电器件的电源管脚放置了。
去耦电容（decoupling capacitor）通常被用于电源系统中，目的是提供对电源噪声的短时、高频响应，以维持稳定的电源电压供应给集成电路（IC）或其他用电器件。将去耦电容放置在靠近用电器件的位置有几个关键的理由：
1. 降低电感效应：在电源供电线路中，电源线和地线都有一定的电感。当用电器件瞬时需要大电流时，由于电感的存在，线路中会产生电压降，导致用电器件供电电压下降。通过在用电器件附近放置去耦电容，可以在用电瞬间提供瞬时电流，抵消电感引起的电压降。
2. 降低电源回路的阻抗：去耦电容在高频上具有较低的阻抗。将去耦电容放置在用电器件附近，能够更好的降低电源回路的总阻抗，使电源更容易提供瞬时高频电流需求。
3. 减小电压波动的传播：电源线路上的电压波动会沿着线路传播。通过将去耦电容靠近用电器件，能减小电压波动的传播距离，确保用电器件获得更稳定的电源电压。
4. 最小化电源噪声对邻近电路的影响：去耦电容能吸收电源线上的噪声，防止噪声通过电源线传播到邻近的电路。这对于保持邻近电路的稳定性和性能至关重要。
因此，为了最大限度地提高去耦电容的效果，它通常被放置在用电器件附近，以确保对瞬时电流需求的快速响应，并最小化电源系统中的电感和电阻的影响。
小封装和小容值的去耦电容更应该靠近电源管脚的根本原因与这些电容的高频响应和电流传输的特性有关。
高频响应：小封装和小容值的电容通常在高频范围内具有更加好的响应特性。由于高频信号的波长短，电容的物理尺寸和电感对其阻抗的影响较小。因此，小型电容更可提供对高频噪声的有效去耦。
电流传输速度：小封装的电容通常具有较低的等效电感，使其能够更快地传输电流。在高频情况下，电流需要迅速响应用电器件的需求。通过将小电容靠近电源管脚，能够更好的降低电流路径的电感，提高对瞬时电流需求的快速响应能力。
电源噪声的局部处理：小容值的电容大多数都用在处理局部的、瞬时的高频噪声。通过将这些电容靠近电源管脚，可以在电源引入电路板或芯片的地方提供即时的去耦效果，而不是在较远的位置。这有助于保持用电器件的电源稳定性，减小对整个电路的影响。
采用小封装和小容值的去耦电容靠近电源管脚，有助于优化高频噪声去耦效果，并提供对瞬时电流需求的快速响应。这样的设计有助于维持用电器件的稳定性和性能。
安装电容时，要从焊盘拉出一下段引线通过过孔和电源平面连接，接地段也一样。则电容的电流回路是：电源平面→过孔→引出线→焊盘→电容→焊盘→引出线→过孔→低平面。
放置过孔的根本原则就是让这一环路面积最小，减小寄生电感。下图显示几种安装方法。
•第一种方法从焊盘引出很长的线然后连接到过孔，这会引入很大的寄生电感，一定要避免这样做。
•第二种方法在焊盘二端打过孔，比第一种方法路面积小的多，寄生电感也较小，可以接受。
•第三种方法在焊盘侧面打孔，进一步减小了环路面积，寄生电感比第一个更小，是比较好的方法。
•第四种方法焊盘二侧面打孔，和第三种方法相比，电容的每端都是通过并联的过孔接入电源和地平面，比第三种的寄生电感还小，只要空间允许，尽量使用。
•最后一种方法在焊盘上直接打孔，寄生电感最小，但是PCB需要做塞孔处理，否则焊接会出现漏锡的情况。